설계툴을 사용한 저전력 SoC 설계 동향

저전력 SoC 설계를 위해 그림 2와 같이 모든 EDA 설계 단계에서 전원관리를 고려해야 한다[8,14]. 시스템 수준에서 설계 특성에 따라 적절한 전력의도를 선택해야 한다. 예로, 설계 초기 단계에서 최대 성능으로 작동해야 하는 부품과 일정 기간 동안 종료될 수 있는 부품이 이미 알려져 있다. RTL 구현 단계에서 이러한 전력의도 또한 구현해야 하며, 이는 RTL에서 직접 수행할 수 있지만 잘 사용되지 않으며 대신 UPF를 사용하여 구현한다.

그림 2

EDA 전력인식 설계흐름

출처 Synopsys, “Synopsys University Courseware Low Power Design with SAED 90nm EDK,” 2011.

초기 설계 단계에서 전력의도를 시험할 수 있는 전력인식 로직 시뮬레이션과 타이밍 분석 도구가 있어야 한다. 설계 흐름의 또 다른 고려 사항은 저전력 설계(LPD: Low Power Design) 기술을 자동으로 구현할 수 있는 논리 및 물리적 합성 도구가 있어야 한다. 등가성 검증(Formal Verification) 툴은 초기 단계 RTL 및 전력의도와 합성 단계 후의 게이트레벨 설계 간의 등가성을 점검할 수 있어야 한다. 마지막 설계 단계 사인오프도 전압의도를 갖도록 고려해야 한다.

저전력 SoC 설계는 EDA 툴에 의해 자동으로 구현되는 추세이며, 저전력 SoC 설계 기술을 구현하기 위해 일반 셀 라이브러리 이외에 특수 셀 라이브러리가 필요하다. 일반 셀 라이브러리에는 다양한 구동 강도의 일반적인 조합 및 순차 논리 셀이 포함된다. 특수 셀 라이브러리에는 클록게이팅, 다중임계전압, 파워게이팅, 다중전압설계와 같은 저전력 전략에 필요한 셀(레벨시프터, 격리 셀, 유지 플립 플롭 등)이 포함된다(그림 3)[3,8]. 셀 라이브러리는 저전력 SoC 설계를 지원하여 동적전력 및 누설전력을 최소화하는 데 사용된다.

그림 3

Cell Library

출처 Synopsys, “Synopsys University Courseware Low Power Design with SAED 90nm EDK,” 2011.

전력의도 사양은 IEEE 1801 표준 또는 UPF (Unified Power Format)를 사용하여 정의할 수 있고, UPF를 사용하여 전원공급장치 네트워크, 전원 스위치, 절연, 유지 및 기타 전원 관리를 할 수 있다. UPF는 설계사양, 논리합성, 물리합성, 분석, 검증 등의 설계흐름 전반에 걸쳐 사용된다[2].

RTL 개발자는 RTL과 초기 UPF를 함께 개발할 수 있으며, RTL 및 UPF은 각각의 다른 파일에 포함되므로 별도로 유지보수 및 수정할 수 있다. 논리합성 단계는 게이트레벨 netlist 및 게이트레벨 UPF 파일을 생성한다. 이 게이트레벨 UPF 파일에는 초기 UPF 정보와 논리합성 중에 생성된 특수 셀에 대한 명시적 전원 공급망 연결을 포함하고 있다. 물리합성 단계는 게이트레벨 netlist 및 게이트레벨 UPF를 읽고 물리적 구현(배치 및 배선)을 수행하여 전원 접지(Power or Ground) 게이트레벨 netlist 및 물리적 UPF 파일을 생성한다. 물리적 UPF 파일에는 이전 UPF 정보와 더불어 전원 스위치와 같은 저전력 회로에 대한 수정 사항을 포함하고 있다(그림 4)[10].

그림 4

UPF 추가 설계흐름

출처 Synopsys, “Synopsys University Courseware Low Power Design,” 2014.

등가성 검증 EDA 툴은 클록게이팅, 다중임계전압, 다중전압설계, DVFS, 파워게이팅과 같은 저전력 기술이 적용된 각 단계 간의 설계가 기능적으로 등가인지 검증한다(그림 5)[1,11]. 또한 등가성 검증 EDA 툴은 격리셀, 레벨시프터, 상시 작동 셀, 유지 레지스터 및 전원게이트와 같은 저전력 용도의 셀을 인식한다.

그림 5

등가성 검증 설계흐름

출처 Synopsys, “Multivoltage Flow User Guide,” 2019. 12.

표 1은 등가성이 검증되는 각 단계의 설계 데이터를 나타낸다.

클록게이팅은 비활동 기간 동안 선택된 클록 신호를 정지시키는 동적전력 감소 방법이다. EDA 합성 툴은 클록이 적은 데이터 경로를 감지할 수 있고, 자동으로 클록게이팅 셀을 삽입할 수 있다. 초기에는 설계자가 RTL에서 클록게이팅 회로를 명시적으로 코딩했지만, 오늘날에는 클록게이팅을 구현하기 위해 RTL을 변경할 필요가 없다. 대부분의 라이브러리에는 EDA 합성 툴에 의해 인식되는 클록게이팅 셀이 포함되어 있고, 명시적 클록게이팅 셀과 자동 삽입 명령의 조합으로 클록게이팅을 구현할 수 있다[13].

XOR 자체게이팅 셀에서 XOR는 레지스터에 저장된 데이터와 데이터 핀에 도달하는 데이터를 비교하여, 데이터가 변경되지 않으면 불필요한 클록 사이클은 XOR의 출력에 의해 게이트된다. 자체게이팅은 활성화 조건을 기존 로직에서 유추할 수 없는 경우에 유용하다(그림 6)[11].

그림 6

클록게이팅

출처 Synopsys, “Multivoltage Flow User Guide,” 2019. 12.

SoC에는 일반적으로 많은 클록 버퍼가 있고, 클록 버퍼는 지연을 최소화하기 위해 높은 구동 강도를 가지며, 시스템에서 가장 높은 토글 속도를 가지므로 클록 버퍼에서 최대 50% 이상의 동적전력을 소비할 수 있다. 클록게이팅은 클록 버퍼 전단에 위치하여 전력 절감을 크게 한다. 클록게이팅 적용 실례로 클록게이팅이 없는 180nm 칩과 클록게이팅 기술로 재 구현된 칩과 비교에서 작동모드에 따라 면적이 20%, 전력이 34~43% 감소했다[5].

표 2는 EDA 툴에서 클록게이팅 설계 사례이다.

표 3은 명령(report_clock_gating)을 실행한 클록게이팅 설계 보고이다.

표 3

클록게이팅 설계 보고

다중임계전압은 누설전력 감소 방법으로 다중임 계전압 라이브러리가 필요하다. 일반적으로 동일한 디지털 표준 셀에 대해 낮은 임계전압, 표준 임계전압 및 높은 임계전압의 세 가지 변형이 있다. 높은 임계전압 셀은 누설전력이 낮지만 느리며, 낮은 임계전압 셀은 누설전력이 높지만 빠르다(그림 7)[8].

그림 7

다중임계전압 설계 라이브러리

출처 Synopsys, “Synopsys University Courseware Low Power Design with SAED 90nm EDK,” 2011.

상이한 임계전압을 갖는 셀을 동일한 설계에서 사용 가능하면, 추가 타이밍 마진을 제거함으로써 낮은 누설전력 설계를 할 수 있다. 지연이 작아야 하는 경로(Critical Path)에는 낮은 임계전압 셀(흰색)을 사용하고, 회로의 다른 부분에서는 높은 임계전압 셀(파란색)을 사용하여 누설전력을 감소시킨다(그림 8)[8].

그림 8

다중임계전압 설계

출처 Synopsys, “Synopsys University Courseware Low Power Design with SAED 90nm EDK,” 2011.

EDA 툴은 다중임계전압 라이브러리를 활용하여 타이밍과 전력을 동시에 최적화할 수 있다. 타이밍을 충족시키기 위해 필요할 때만 낮은 임계전압 셀을 배치하여 낮은 임계전압 셀 총 수를 최소화하는 것을 목표로 한다.

표 4는 EDA 툴에서 다중임계전압 설계 사례이다. 표 5는 명령(report_threshold_voltage_group)을 실행한 다중임계전압 설계 보고이다.

표 5

다중임계전압 설계 보고

파워게이팅은 비활동 기간 장치의 일부를 종료하는 전력 절약 기술로, 예로 휴대폰 칩에서 음성 처리를 수행하는 블록은 전화가 대기 모드에 있으면 종료되고, 필요할 때 음성처리 블록은 깨워진다. 파워게이팅은 스위칭전력뿐만 아니라 누설전력을 낮추기 때문에 전체 전력 소비를 크게 줄일 수 있다[12]. 파워게이팅을 구현하기 위해서는 표 6의 사항을 고려해야 한다.

가. Isolation Cell

그림 9는 격리 셀의 간단한 구현을 나타낸다[11]. 왼쪽 블록 전원이 켜지면 신호 P_UP이 높으며 출력 신호가 격리 셀을 통과한다. 왼쪽 블록의 전원이 꺼지면 P_UP이 낮아 로직 0의 신호 상수가 항상 켜져 있는 블록으로 들어간다.

그림 9

Isolation Cell

출처 Synopsys, “Multivoltage Flow User Guide,” 2019. 12.

나. Retention Cell

블록의 전원을 껐다가 다시 켤 때 전원 끄기 이전의 상태로 복원되는 것이 요구된다. 이는 블록 레지스터 내용을 전원을 차단하기 전에 블록 외부의 RAM에 복사하고, 전원을 켠 후 다시 복원함으로써 이루어진다. 다른 방법은 그림 10과 같이 전원 차단 블록에서 유지 레지스터를 사용하는 것이다[11]. SAVE 신호는 전원이 꺼지기 전에 메인 레지스터 정보를 shadow 레지스터에 저장하고, RE STORE 신호는 전원을 켠 후 데이터를 복구한다.

그림 10

Retention Cell

출처 Synopsys, “Multivoltage Flow User Guide,” 2019. 12.

표 7은 EDA 툴에서 파워게이팅 설계 사례이다.

표 8은 파워게이팅 UPF 사례이다.

그림 11은 표 8의 UPF Diagram을 나타낸다. 파워게이팅 적용 실례에서 파워게이팅을 통한 에너지 절감은 20~38%로 보고되고 있다[6].

그림 11

UPF Diagram

동적전력은 공급전압 제곱에 비례하므로 선택한 블록에서 공급전압을 낮추면 전력을 줄일 수 있다. 그러나 공급전압을 낮추면 설계에서 게이트 지연이 증가한다.

칩의 부품마다 속도 요구 사항이 다를 수 있다. 예를 들어, CPU와 RAM 블록은 주변장치 블록보다 빠를 수 있다. 최대 속도를 얻으려면 CPU와 RAM은 더 높은 전원으로 작동할 수 있고, 주변장치 블록은 그림 12와 같이 더 낮은 전압으로 작동할 수 있다[11]. 다중전압설계에서 칩의 내부 로직은 각각 고유한 공급 장치가 있는 여러 전압 영역 또는 전력 도메인으로 분할된다. RAM 블록에서는 메모리에 액세스하지 않을 때 메모리 내용을 유지하기 위해 낮은 전압을 공급하는 구상과 읽기 및 쓰기를 할 때 더 높은 전압을 공급하는 구상을 할 수 있다.

그림 12

다중전압설계

출처 Synopsys, “Multivoltage Flow User Guide,” 2019. 12.

논리 신호가 한 전원 도메인에서 다른 전원 도메인으로 들어가는 경우, 다른 전압 신호를 생성하기 위해서는 레벨시프터 셀이 필요하다.

가. Level Shifter

그림 13에서 레벨시프터는 1.8V 스윙 신호를 1.0V 스윙 신호로 변환하며, 입력 및 출력 공급 전압의 두 가지 전원 장치를 필요로 한다[11].

그림 13

레벨시프터

출처 Synopsys, “Multivoltage Flow User Guide,” 2019. 12.

표 9는 여러 다중전압설계 방법을 나타낸다.

표 10은 EDA 툴에서 다중전압설계 사례이다.

표 11은 다중전압설계 UPF 사례이다[9].

그림 14는 DVFS 다중전압설계 사례(TSMC 65nm, ATLAS926 Case Study)에서 측정된 에너지 절약 (1.20V, 240MHz 기준)을 나타낸다[7]. 그림 15는 표 11의 UPF Diagram을 나타낸다.

그림 14

Measured Energy Savings

출처 Synopsys, “Low Power Methodology Manual,” 2008.

그림 15

UPF Diagram