AI 메모리 반도체 분야 주요 기술 및 시장 동향

1. HBM

1.1 개념

HBM(High Bandwidth Memory)은 여러 개의 DRAM 다이(Die)를 TSV(Through-Silicon Via) 기술을 이용해 수직으로 적층한 3D 스택 메모리 구조로, 신호 경로 단축과 병렬 데이터 처리 구조를 통해 대규모 데이터 전송 대역폭을 제공하는 고성능 메모리 기술이다.

1.2 기술 동향

전 세계 고성능 컴퓨팅(HPC: High Performance Computing)과 AI 기술의 발전으로 데이터 처리 성능에 대한 수요가 급증하는 가운데, HBM은 메모리 대역폭을 확장해 시스템 병목을 완화할 수 있는 핵심 기술로 평가된다.

이 기술은 불과 2년 주기로 세대가 발전해 현재 4세대에 이르렀으며, 메모리 기술 중에서도 가장 빠른 혁신 속도를 보여준다. 세대가 진화할수록 대역폭‧용량은 약 2배, 데이터 전송 속도는 약 50% 증가하는 추세이다.

이러한 기술 진화의 흐름 속에서 삼성전자는 2026년 2월 세계 최초로 HBM4를 양산 출하에 성공하였다고 밝혔다. 해당 제품은 JEDEC(Joint Electron Device Engineering Council) 표준(8Gbps)을 약 46% 상회하는 11.7Gbps의 데이터 처리 속도를 확보하였으며, 단일 스택 기준 총 메모리 대역폭도 HBM3E 대비 약 2.7배 향상된 3.3TB/s에 달한다[2]. 이는 AI 모델 확산에 따라 심화되는 데이터 병목 문제를 구조적으로 개선할 수 있는 수준으로 기대된다.

1.3 시장 동향

HBM 시장 규모 및 발전 추이

시장조사기관 Yole에 따르면, 글로벌 HBM 매출은 2024년 170억 달러에서 2030년 980억 달러로 증가할 것으로 전망되며, 연평균 성장률은 33%에 달한다. 또한, DRAM 시장 매출에서 HBM이 차지하는 비중은 2024년 18%에서 2030년 50%까지 확대될 것으로 전망된다[3].

수요 구조를 살펴보면, 2025년 기준 엔비디아 중심의 GPU가 전체 HBM 수요의 63.6%를 견인하며 압도적인 비중을 차지하고 있다[4]. 그러나 골드만삭스에 따르면, 향후 특정 AI 알고리즘에 최적화된 맞춤형 ASIC(Application-Specific Integrated Circuit) 반도체에 대한 HBM 수요가 급증해 전체 시장의 3분의 1 수준까지 확대될 것으로 전망된다[5]. 이는 엔비디아의 범용 GPU(Graphics Processing Unit)가 주도하던 HBM 수요가 구글, 아마존 등 빅테크 기업들이 자체 개발하는 맞춤형 AI 칩(ASIC) 영역으로 크게 확대되고 있음을 시사한다.

HBM 생산‧투자 방향

HBM 시장의 가파른 성장세에 대응하여 주요 기업들은 주도권 선점을 목표로 대규모 투자 및 설비 확장을 통한 생산 능력 확대를 추진 중이다(표 2).

2. GDDR

2.1 개념

GDDR(Graphics Double Data Rate)은 GPU의 연산 속도에 맞춰 방대한 데이터를 빠르게 처리하기 위해 설계된 그래픽 전용 고성능 메모리를 말한다. 일반적인 시스템 메모리(DDR: Double Data Rate)와 달리 짧은 시간 내에 대량의 데이터를 한꺼번에 실어나르는 “대역폭” 확보에 특화되어 있어 영상 처리와 연산 가속에 최적화되어 있다. 이를 바탕으로 고해상도 그래픽 출력뿐만 아니라, 최근에는 초거대 AI 모델의 추론 성능을 극대화하는 핵심 솔루션으로 쓰인다.

2.2 기술 동향

GDDR6는 NRZ(Non-Return to Zero) 신호 방식과 QDR(Quad Data Rate) 커맨드 버스를 기반으로 제어 효율을 개선하면서, 2023년 업데이트된 JESD250D 규격에 이르기까지 16~24Gbps급 전송 속도의 기술적 기틀을 다졌다[12]. 이후 마이크론과 엔비디아의 협력으로 등장한 GDDR6X는 JEDEC 공식 표준은 아니나, 그래픽 메모리 최초로 PAM4(Pulse Amplitude Modulation) 신호 방식을 채택해 신호 전압을 4단계로 세분화함으로써 물리적 주파수 증가 없이 전송 효율을 이론상 두 배 향상시켰다[13,14]. 이는 차세대 표준인 GDDR7의 신호 체계 논의에 핵심적인 영향을 미쳤다.

2024년 3월 공식 발표된 GDDR7(JESD239)은 JEDEC 표준 DRAM 최초로 PAM3 신호 인터페이스를 도입했다[15]. PAM3는 2주기에 3비트를 전송하는 방식으로, NRZ 대비 전송 효율을 50% 개선하면서도 PAM4보다 설계 복잡도와 노이즈 민감도를 낮춰 실질적인 구현 안정성을 확보한 것이 특징이다[15,16]. 또한, 단순 속도 향상을 넘어 클라우드 컴퓨팅 및 AI 연산 환경을 겨냥한 RAS(Reliability, Availability, and Serviceability) 요구사항을 표준에 포함시켰다[15]. 2026년 현재 GDDR7은 초기 32Gbps에서 최대 48Gbps 수준의 속도 확장을 타진하며 고성능 컴퓨팅 생태계의 표준 솔루션으로 자리 잡고 있다[16].

2.3 시장 동향

GDDR 메모리 시장은 기존 게이밍 GPU 중심의 수요 구조를 넘어, 최근 AI 추론 전용 가속기 시장으로 그 영역을 빠르게 확장하고 있다. 2025년 하반기부터 본격화된 GDDR7 양산 체제는 삼성전자, SK하이닉스, 마이크론 등 메모리 3사 간의 기술 고도화 경쟁을 한층 가속화하고 있다[17](표 3). 특히 GDDR7은 HBM 대비 우수한 전력 효율과 가격 경쟁력을 바탕으로, 소비자를 위한 AI 추론 워크로드 구축의 핵심 솔루션으로 부상했다[18].

3. DDR

3.1 개념

DDR(Double Data Rate)은 CPU와 데이터를 주고받으며 시스템 성능을 뒷받침하는 표준 시스템 메모리다. 클록 신호의 상승‧하강 지점에서 모두 데이터를 전송해 기존 대비 전송 속도를 두 배로 높이는 것이 핵심이며, 운영체제 구동부터 복잡한 연산까지 폭넓게 지원한다. 최근에는 전력 효율과 대역폭을 극대화한 DDR5가 서버‧클라우드 등 데이터 중심 환경의 필수 자원으로 자리 잡고 있다.

3.2 기술 동향

2020년 7월 발표된 DDR5 최초 규격(JESD79-5)은 단일 채널을 두 개의 독립 하위 채널로 분리하고 모듈 내 PMIC를 직접 탑재하는 구조적 혁신에 집중했다[24]. 이후 2021년 JESD79-5A로 5,600~6,400MT/s급 양산 기틀을 마련했고, 2022년 JESD79-5B에서는 24Gb‧32Gb 고밀도 지원 사양을 확립하며 데이터센터 수요를 반영했다[24].

2024년 4월 발표된 최신 규격 JESD79-5C는 전송 속도를 최대 8,800Mbps로 상향하는 동시에, 로우해머 공격을 방어하기 위한 PRAC(Per-Row Activation Counting) 기술을 도입했다[25]. PRAC는 특정 행의 활성화 횟수를 정밀하게 추적해 데이터 탈취를 차단하는 기능으로, 데이터 신뢰성이 중요한 AI 서버 환경에서 필수적인 보안 장치로 평가받는다[26].

차세대 규격인 DDR6는 현재 표준 초안 작성 중이며, 초기 17,600MT/s에서 최대 21Gbps 수준의 속도를 타진하고 있어 DDR5 대비 두 배 이상의 성능이 기대된다[27,28]. 주요 제조사들은 표준 확정 전임을 고려해 신중함을 유지하고 있으나, 차세대 AI 연산의 핵심 솔루션으로서 업계의 기술적 검토는 이미 본격화되고 있다[29].

3.3 시장 동향

현재 글로벌 메모리 시장은 AI 인프라 투자가 가속화되면서 전례 없는 공급 부족과 가격 상승세를 경험하고 있다. 2026년 초 기준, DDR5 주요 규격의 현물 가격은 작년 9월 말 대비 약 다섯 배 수준으로 급등하며 시장 전반의 가격 지표를 흔들고 있다[30]. 이러한 현상은 AI 데이터센터 한 대당 탑재되는 D램 용량이 과거 일반 서버 대비 기하급수적으로 증가함에 따라, 서버용 메모리 조달을 위한 빅테크 기업 간의 확보 경쟁이 치열해진 결과로 분석된다[31].

메모리 제조사들의 생산 전략 변화 또한 시장 수급 불균형을 심화시키는 핵심 요인으로 작용하고 있다. 삼성전자와 SK하이닉스 등 주요 기업들이 수익성이 압도적으로 높은 HBM 생산 라인을 공격적으로 증설하면서, 상대적으로 일반 DDR5 범용 D램의 생산 가능 물량이 축소되는 “공급 병목” 현상이 발생하고 있다[32]. 업계는 AI 데이터센터발 수요가 꺾이지 않는 한, 램 가격이 과거의 하락 주기처럼 빠르게 하향 안정화되기는 어려울 것이며, 당분간 고공행진을 지속할 것이라는 전망에 무게를 두고 있다[33].

이에 따라 업계 선두 주자들은 늘어나는 수요에 대응하고 원가 경쟁력을 확보하기 위해 10나노급 6세대(1c) 공정 전환에 박차를 가하고 있다. SK하이닉스는 세계 최초 1c DDR5 개발을 통해 기술 우위를 점하려 하고 있으며, 삼성전자는 내년까지 차세대 공정 비중을 전체 생산량의 3분의 1 수준으로 확대해 시장 지배력을 공고히 한다는 계획을 추진 중이다[34,35]. 또한, 중국의 CXMT가 8,000Mbps급 신제품 실물을 공개하며 점유율 5% 선을 돌파하는 등 후발 주자들의 추격도 새로운 변수로 부상하고 있다[36].

4. LPDDR

4.1 개념

LPDDR(Low Power Double Data Rate) 메모리는 스마트폰, 태블릿 등 모바일용으로 활용되는 저전력 DDR DRAM을 의미한다. 낮은 전력 소모와 빠른 속도, 소형 사이즈를 특징으로 하지만, 기존 DDR에 비해 오류정정 기능(ECC: Error Correction Code)이 약해 신뢰성 측면에서 단점이 있다. 초기에는 스마트폰, 태블릿, 노트북 등 모바일 기기에만 주로 활용되었으나, 최근에는 AI PC, 자동차, 데이터센터 등에도 활용되고 있다.

4.2 기술 동향

현재 상용화되어 사용되고 있는 규격은 LPDDR5X이며, JEDEC은 2025년 7월 JESD209-6 LPDDR6 표준을 발표하였다[37]. 이 표준은 모바일 기기뿐만 아니라 AI 등 다양한 용도에서 메모리 속도와 효율성을 크게 향상시키도록 설계되었으며, 2026년 상용화가 예상된다. LPDDR6는 AI 등 고성능 작업을 위해 듀얼 서브채널 아키텍처를 적용하여 효율적이고 유연한 운용이 가능하게 하였다. 또한, 낮은 전압과 저전력 소비가 가능한 VDD2 전원 사용을 통해 전력효율을 더욱 향상시키고, 내장(On-Die) 오류 정정 코드를 포함하여 보안 및 신뢰성을 강화하였다[38]. 데이터 전송속도는 최대 14.4Gbps가 구현 가능할 것으로 전망되고 있으나[39], 아직까지 양산 제품은 최대 10.7Gbps 수준이다[40,41].

삼성전자와 SK하이닉스는 CES 2026에서 LPDDR6 제품을 공개하였으며[40,41], 삼성전자는 LPDDR6 공개로 CES 혁신상을 수상하였다[41]. SK하이닉스 역시 2026년 3월 LPDDR6 고객사 인증을 완료하였다. 중국의 CXMT는 2026년 LPDDR6를 상용화할 계획이며, 샤오미, 오포, 비보 등 중국 스마트폰 제조사를 수요처로 확보한 상황이다[42].

4.3 시장 동향

온디바이스 AI 디바이스에서의 활용

온디바이스(On-Device) AI 확산에 따라 자동차, XR(eXtended Reality) 기기, 스마트폰, AI PC 등 다양한 기기에서 고성능‧저전력 연산 수요가 증가하고 있으며, 이에 따라 LPDDR의 중요성도 더 부각되고 있다. 시장조사기관 Verified Market Reports에 따르면, LPDDR 시장은 2024년 약 100억 달러 규모로 추정되며, 2033년 약 243억 달러까지 성장할 것으로 예상된다[43].

차량용 메모리의 경우, 삼성전자, SK하이닉스는 차량용 플랫폼에 LPDDR5X를 공급 중이며, 자율주행시스템 안전 표준인 ASIL-D(Automotive Safety Integrity Level D) 등급 인증을 받기도 하였다[44,45]. 또한, 삼성전자는 HBM 활용이 어려운 모바일 및 엣지 서버용으로 LPDDR와 PIM(Processing In Memory)을 결합한 LPDDR-PIM을 개발 중이며, JEDEC 표준 제정을 진행 중이다[46].

AI 데이터센터에서의 활용

LPDDR은 약한 오류 정정 기능과 교체 및 용량 확장의 어려움 등으로 인해 서버에 잘 활용되지 않았으나, 최근 AI 데이터센터의 막대한 총 소유 비용(TCO: Total Cost of Ownership)과 저전력 수요 등으로 인해 AI 서버에서의 LPDDR 활용도 증가하고 있다(표 4).

5. CXL

5.1 개념

CXL(Compute Express Link)은 CPU, GPU, 메모리 간의 고속 연결을 지원하는 차세대 인터커넥트 기술이다. “캐시 일관성”을 핵심으로 여러 장치가 최신 데이터를 실시간으로 공유해 충돌 없이 처리 속도를 높이며, 메모리 풀링과 동적 자원 할당, 계층적 확장을 통해 대규모 데이터 처리 효율을 극대화한다.

5.2 기술 동향

CXL은 2019년 1.0 규격 발표 이후 불과 수년 만에 4.0 세대로 빠르게 진화하며 차세대 메모리‧가속기 인터커넥트의 표준으로 자리매김했다. 초기 CXL 1.0/1.1은 PCIe(Peripheral Component Interconnect express) 5.0 기반으로 CPU와 가속기 간 캐시 일관성을 제공해 장치 간 데이터 복사를 생략하고 직접 메모리 접근을 가능케 했다[52]. CXL 2.0(2020년)은 스위칭과 메모리 풀링 기능을 도입해 여러 호스트가 메모리를 동적으로 공유‧할당하는 유연한 구조를 갖췄으며, 데이터 암호화(IDE: Integrity and Data Encryption) 등 보안 기능도 표준화했다[52].

CXL 3.0(2023년)은 최대 4,096개의 호스트‧장치 간 연결과 다계층 토폴로지를 지원하는 패브릭 아키텍처로 진화하며 데이터센터 전반의 확장성을 확보했다[52]. 2025년 11월 발표된 CXL 4.0은 PCIe 7.0 기반으로 전송 대역폭을 128GT/s(이전 세대 대비 2배)로 끌어올렸으며, 번들 포트(Bundled Port) 기능으로 최대 1.5 TB/s의 대역폭을 구현했다[53-55]. 이를 통해 캐시 일관성을 유지하면서도 100TB 이상 대규모 메모리 풀링이 이론적으로 가능해졌다[56].

5.3 시장 동향

초거대 AI 모델의 급격한 확산은 데이터센터의 연산‧메모리 수요를 폭발적으로 증가시켰으며, 이에 따라 운영 효율화 기술이 핵심 과제로 부상하고 있다. 특히 CPU 코어 수는 지속적으로 증가하는 반면, I/O 단자 수와 전력‧발열 등 물리적 한계로 인해 코어당 메모리 대역폭은 오히려 감소하는 성능 불균형이 심화되고 있다[57]. 이러한 제약은 메모리 용량 부족에 따른 데이터 스와핑을 유발해 CPU 유휴 시간을 늘리는 비효율을 초래하며, AI 시대의 처리 데이터량 폭증으로 이 문제는 더 가속화될 전망이다[58]. CXL은 기존 SSD 기반 스와핑 대비 지연 시간을 100~1,000배 이상 단축할 수 있는 핵심 해결책으로 주목받고 있다[59].

CXL 생태계의 기반이 되는 CPU 시장에서는 인텔과 AMD가 지원 규격을 빠르게 확대하며 시장 형성을 주도하고 있다. 인텔은 2024년 서버용 제온 6에 CXL 3.0/3.1 지원을 도입했으며, AMD 역시 에픽 9005 시리즈를 통해 CXL 2.0 생태계를 확장하고 있다[60,61]. 메모리 제조사들의 제품 출시도 잇따르고 있다. 삼성전자는 2025년 메모리 풀링 기반 차세대 솔루션을 공개하며 하드웨어‧소프트웨어를 아우르는 CXL 리더십을 강화하고 있고, SK하이닉스는 CXL 2.0 기반 CMM-DDR5(96GB) 제품을 출시해 고용량 메모리 확장 시장을 선점했다[62]. 마이크론 또한 CZ122 확장 모듈을 선보이며 글로벌 메모리 3사 간 CXL 주도권 경쟁이 본격화되고 있다[63].

스위치‧컨트롤러 분야에서도 생태계 확충이 이어지고 있다. 엑스콘과 파네시아는 각각 CXL 2.0 및 3.1을 지원하는 고성능 스위치 칩을 공개하며 패브릭 아키텍처 구현의 핵심 동력을 제공하고 있으며, 람버스‧퀄리타스반도체는 차세대 컨트롤러 및 PHY(Physical Layer) IP로 설계 기반을 다졌다[64-66]. 중국의 몬타지 테크 또한 CXL 3.1 컨트롤러를 출시하며 기술 추격에 나섰다[67]. 소프트웨어 측면에서는 레드햇과 멤버지가 주요 제조사의 CXL 모듈 인증 및 계층화 솔루션을 통해 기업용 시장의 신뢰성을 확보하며 기술 보편화를 앞당기고 있다[68,69].

6. HBF

6.1 개념

AI 추론 성능 고도화가 확대되면서 연산 성능뿐만 아니라 메모리 저장 용량의 중요성도 함께 확대되고 있다. 생성형 AI는 대화 맥락 유지를 위해 대규모 KV(Key-Value) 캐시 저장이 필요하나, 이를 DRAM 기반의 HBM만으로 처리하기에는 용량 및 비용 측면에서 한계가 존재한다.

이에 따라 낸드 플래시(NAND Flash)를 수직 적층한 HBF(High Bandwidth Flash)가 대안으로 주목받고 있다. HBF는 TSV 기반 3차원 적층 구조를 통해 고용량 낸드를 집적함으로써 HBM의 병렬 데이터 접근 구조를 계승한 고용량 메모리 기술이다.

6.2 기술 동향

2025년 2월 샌디스크가 발표한 로드맵에 따르면, HBF는 차세대 AI 메모리로 상용화를 준비하고 있다. 2026년 상용화를 목표로 하는 1세대 HBF는 HBM과 유사한 수준의 대역폭을 유지하면서도 8~16배에 달하는 대용량 구현을 목표로 한다. 이는 기존 HBM 중심 구조의 용량 한계를 보완하고, AI 추론 워크로드에 적합한 고용량 메모리 계층을 형성하려는 전략으로 해석된다. 이후 2세대에서는 1세대 대비 용량 1.5배 및 대역폭 1.45배 향상을, 3세대에서는 용량과 대역폭을 각각 2배 확대하는 방향으로 단계적 성능 고도화를 추진할 계획이다[70].

한편, SK하이닉스는 2026년 2월 HBM과 HBF를 결합한 하이브리드 메모리 구조인 H3 아키텍처를 제안하였다[71]. H3의 핵심은 GPU 인접 영역에 HBM과 HBF를 단일 인터포저상에 병렬 배치하여 고속 연산과 대용량 저장 기능을 통합하는 데 있다. 엔비디아 블랙웰 B200 GPU 기반 시뮬레이션 환경에서는 8개의 HBM3E와 HBF를 하나의 GPU에 동시에 연결하는 구성을 제시하였으며, HBF에 대용량 데이터를 저장함으로써 동일 전력 대비 전체 처리량(Throughput per Power)을 기존 HBM 단독 구성 대비 최대 2.69배까지 향상시킬 수 있음을 확인하였다. 이는 차세대 AI 반도체 아키텍처가 단일 고대역폭 메모리 중심 구조에서 벗어나, HBM과 HBF를 결합한 계층형 메모리 구조로 진화하고 있음을 시사한다.

6.3 시장 동향

HBF 시장 규모 및 성장 전망

HBF는 AI 인프라 고도화와 함께 새로운 메모리 계층으로 부상하며 초기 시장을 형성하고 있다. 신영증권에 따르면, HBF 시장은 2030년경 약 120억 달러 규모로 성장할 것으로 전망되며[72], 이는 같은 시기 HBM 시장의 약 10% 수준에 해당한다.

이러한 전망은 HBF가 HBM을 직접 대체하기보다는, AI 시스템 내에서 고용량‧고효율 메모리 계층을 담당하는 보완적 시장으로 자리매김할 가능성을 시사한다. 특히 LLM 추론 수요 확대와 함께 전력 대비 성능 및 총소유비용(TCO) 절감이 중요해지면서, 고가의 HBM을 일부 보완할 수 있는 HBF의 전략적 가치가 부각되고 있다.

주요 기업 동향

CES 2026에서 엔비디아 CEO 젠슨 황은 고가의 HBM을 보완하기 위한 새로운 메모리 아키텍처인 ICMS(Inference Context Memory Storage)를 제안하였다. 이는 AI 추론 특화 메모리 아키텍처로, 추론 과정에서 생성되는 KV 캐시 데이터를 낸드 플래시에 저장하여 GPU 메모리의 용량 한계를 보완하는 구조이다. 이를 통해 상대적으로 비용이 많이 드는 HBM 사용량을 줄이면서도 대규모 컨텍스트 데이터를 효율적으로 관리할 수 있으며, AI 추론 환경에서 메모리 용량 확장과 비용 효율성을 동시에 확보할 수 있는 방식으로 주목받고 있다.

이러한 흐름에 대응하여 주요 기업들도 협력과 기술 개발을 추진하고 있다. SK하이닉스와 샌디스크는 2025년 8월 HBF 기술 표준화를 위한 양해각서(MOU: Memorandum of Understanding)를 체결하였으며, 샌디스크는 2026년 하반기 HBF 메모리 첫 샘플 공급을 목표로 개발을 진행 중이다[73].

7. 3D DRAM

7.1 개념

3D DRAM은 DRAM 셀 어레이 자체를 수직 적층하여 집적도와 면적 효율을 끌어올리는 소자 구조 및 공정 혁신을 의미한다. 현재의 2D DRAM은 1T1C(1 Transistor, 1 Capacitor) 구조로 구성되어 있으며, 커패시터의 부피를 줄이는 방식으로 집적도를 높여왔다. 하지만, 10nm 이하에서는 전류누설, 간섭‧저항 증가, 발열 등 미세화에 물리적 한계가 나타나게 되면서 DRAM 구조 변화가 필요하게 되었다. 3D DRAM은 HBM처럼 DRAM을 여러 층으로 쌓는 것이 아니라, 셀 자체를 수직 구조로 새롭게 설계하여 이러한 한계를 극복하고자 하는 기술을 의미한다.

7.2 기술 동향

현재까지는 커패시터를 수평으로 배치하여 수직 적층하는 형태의 구조가 대표적이며, 커패시터-리스(Capacitor-less) 구조(2T0C, 1T0C)의 DRAM도 연구되고 있다.

벨기에의 반도체 연구기관 IMEC은 2025 IEEE VLSI에서 수직 비트라인(VBL: Vertical Bit Line) 구조 3D DRAM에 GAA(Gate-All-Around) 트랜지스터를 통합하는 공정 흐름에 관한 연구를 발표하였다[74]. 또한, 커패시터가 없는 2T0C 구조의 IGZO(Indium Gallium Zinc Oxide)-DRAM 기술도 개발 중이며, 향후 3D DRAM에도 적용 가능하며, 다만 신뢰성 확보가 중요하다고 언급하였다[75].

EUV(Extreme Ultra Violet) 노광 장비 구매 및 HKMG(High-k Metal Gate) 공정 적용 등에 어려움을 겪고 있는 중국에서도 3D DRAM을 활발하게 연구 중이다. 중국과학원 산하 IMECAS(미세전자연구소)에서는 2024년 1월 IGZO 기반의 4F2 2T0C DRAM 셀을 개발하였으며, 3D DRAM에서도 응용될 수 있다고 언급하였다[76]. 북경대학교와 화중과학기술대학교는 협력하여 Science Advances 저널에 IGZO 기반 3D 스택형 2T0C DRAM 어레이 논문을 발표하였다[77].

7.3 시장 동향

현재 메모리 기업에서는 6F2 구조에서 4F2 구조 2D DRAM으로의 변화를 먼저 시도 중이며, 이후 3D DRAM으로 전환할 전망이다. 4F2 구조는 수직 트랜지스터를 통해 6F2 구조보다 사용 공간을 감소시켜 용량‧속도‧전력 면에서 유리하나, 커플링 문제가 발생할 수 있으며 2D DRAM의 본질적 문제인 미세화 문제 해결이 어려운 등 여러 한계가 있다.

SK하이닉스, 삼성전자, 마이크론, CXMT 등 주요 메모리 기업에서는 수평 커패시터 중심의 연구를 진행 중이며(표 5), 상용화 시점은 2035년경으로 예측된다. 3D DRAM의 기술 난이도가 높고 공정의 큰 변화가 필요하여 양산까지는 상당한 시간이 걸릴 것으로 전망된다.