나노전자소자기술

초록: 무어의 법칙을 근간으로 하는 전계효과트랜지스터는 매 18개월마다 0.7배씩의 성공적인 소형화를 거듭하여 최근에는 50nm 크기로 구성된 약 1억 개의 트랜지스터가 집적된 칩을 생산하고 있다. 그러나 트랜지스터의 크기가 50nm 이하로 줄어들면서는 단순한 소형화 과정은 근본적인 물리적인 한계에 접근하게 되었다. 특히 게이트 절연막의 최소 두께는 트랜지스터의 소형화에 가장 직접적인 중요한 요소이나, 실리콘산화막의 두께가 2nm 이하가 되면서 게이트 절연막을 집적 터널링하는 전자에 의한 누설전류의 급격한 증가로 인하여 그 사용이 어려워지고 있는 추세이다. 따라서 본 논문에서는 트랜지스터의 소형화에 악영향을 미치는 물리적인 한계요소에 대하여 살펴보고, 이러한 소형화의 한계를 뛰어넘기 위한 노력의 일환으로 연구되고 있는 이중게이트 구조의 트랜지스터, 쇼트키 트랜지스터, 나노선을 이용한 트랜지스터 및 분자소자 등의 새로운 소자구도에 대하여 살펴보고자 한다.

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ETRI