전기차 응용을 위한 수직형 GaN 전력반도체 기술 동향

GaN 반도체는 광소자 및 전자소자용 소재로 주목받기 시작하면서 단결정 기판에 관한 연구가 활발하게 진행되었지만, GaN 반도체가 갖는 특이성인 2,000℃ 이상의 높은 융점과 6GPa 이상의 질소의 분해압[6] 때문에 실리콘 기판과 같은 Czochralski법 또는 Bridgman법으로는 제작이 어려운 점이 있다.

현재 GaN 단결정 기판을 제작하는 방법으로 벌크 형태의 기판을 제작하는 고온고압 용융법(Ammono-thermal), 승화법(Sublimation) 및 Na flux법 등이 있으며, GaN 후막(Thick Film) 형태의 기판을 제작하는 HVPE(Hydride Vapor Phase Epitaxy) 성장법이 대표적인 방법에 해당한다[7]. 표 2에서는 GaN 단결정 성장 방법에 대한 특징을 비교하였다[8-11]. 대표적인 저결함 GaN 단결정 기판 제작법인 Ammono-thermal 법은 낮은 결함 밀도, 간단한 장치 구조 및 성장온도의 장점이 있으나, 성장 속도가 느린 단점으로 상용화에 어려움이 있다. 1995년 Dwilinski가 Ammono-thermal 법을 이용한 GaN 단결정 성장을 시작하였으며[8], 이후 Ehrentraut에 의하여 성장 속도가 향상된 장비 구조가 제안되어[9] 현재 Ammono社에서 2인치 기판 상용화가 되었고, 4인치 기판 데모를 진행 중이다[10]. 국내에는 한국화학연구원에서 GaN 단결정 기판 개발을 위한 Ammono-thermal 장치와 성장 기술에 대한 기초 연구를 진행하였다[11]. 그림 3은 Ammono-thermal 성장법의 장치를 나타낸다.

표 2 성장 기술에 따른 GaN 단결정 기판 특징

[i]

출처 Reproduced from [8-11].

그림 3

Ammono-thermal 성장법의 장치 개요

현재 GaN 단결정 기판 상용화에 가장 앞선 기술은 HVPE 성장법은 1970년대에 개발된 방법으로 초기에는 GaN 에피성장에 사용되었으나 현재 MOCVD 성장법으로 대체되었으며, 최근 GaN 단결정 기판 성장에 활용되면서 다시 활발하게 연구가 진행되고 있다. 그림 4와 같이 HVPE 성장법은 용융된 Ga 금속을 염산(HCl) 기체를 이용하여 이동하게 한 후 5족인 암모니아(NH₃) 가스와 함께 가열된 GaN 기판 위로 이송하여 기상 반응에 의해 GaN 단결정을 성장하는 방법이다[12].

그림 4

HVPE 성장 장치 개략도

1999년 ATMI(美)가 HVPE법으로 사파이어 기판 위에 GaN 후막을 성장한 이후 레이저 분리법으로 GaN 단결정 기판을 발표하였다. 이후 일본 기업을 중심으로 상용화가 진행되었으며, 2003년 Sumitomo Electric(日)에서 GaAs 기판을 이용한 GaN 기판을 제작하였으며, Hitachi Cable(日)은 Ti-메탈 코팅을 적용한 VAS(Void Assisted Separation) 공정을 이용하여 자가 분리(Self Separation)에 의한 기판 제작에 성공하였다. Sumitomo Electric은 ELO(Epitaxial Lateral Overgrowth) 공정을 두 번 적용하는 자가 분리 공법을 개발하였다. 미국은 드미트리 박사(Dr. Dimitrie)가 1997년 설립한 TDI社를 중심으로 HVPE GaN 성장 기술을 주도해 오고 있으며, 현재 Kyma社에서 GaN 단결정 기판 및 template 제품들을 출시하고 있다. 국내에서는 1998년 삼성종합기술원에서 연구를 시작하여 2000년 기술개발을 완료하고 삼성코닝을 통한 사업화를 진행하였으며, 2005년 2인치급, 2011년 4인치급 GaN 기판개발을 완료하였으나 후속 사업화를 중단하였다. 이후 벤처기업(루미지엔텍, 루미스탈, 비투지 등)에서 현재까지 GaN 기판개발을 진행하고 있다[13].

고내압, 대전류용의 전력반도체 개발을 위해서는 내압 구조가 상대적으로 만들기 쉽고, 또 소자의 면적당 전류 밀도가 큰 수직형 구조가 수평형 구조에 비해 그림 5와 같이 유리하다. 최근까지 수직형 GaN 전력반도체는 PiN 다이오드, CAVET(Current Aperture Vertical Electron Transistor), JEET, Trench FET, Vertical FinFET 등 다양한 소자가 발표되었으며, 소자별 특성을 간략하게 살펴보고자 한다.

그림 5

수평형 GaN HEMT와 수직형 GaN 전력반도체 비교그림

수직형 GaN PiN 다이오드의 경우 SBD(Schottky Barrier Diode)보다 턴-온 전압이 상대적으로 높지만(>3V), 낮은 누설전류와 다양한 항복전압(600V~5kV)의 성능을 가지고 있다[14-17]. 수직형 GaN PiN 다이오드에서 고내압을 견딜 수 있는 에피 소재의 도핑과 두께의 최적화 기술, 항복전압을 높일 수 있는 Edge-termination 기술 등이 중요한 개발 요소이다. 그림 6은 수직형 GaN PiN 다이오드의 소자 공정을 나타낸다. 미국의 Avogy社는 ~5 ×10¹⁵cm^-3의 낮은 드리프트 농도와 30μm 이상의 긴 베이스를 이용하여 항복전압 3.7kV, 3mΩcm² 온-저항의 PiN 다이오드를 발표하였다[15]. 국내에서도 최근 한국전자통신연구원(ETRI)에서 그림 7과 같이 2인치 수직형 GaN PiN 다이오드 연구 결과를 발표하였다. GaN 단결정 기판에 ETRI에서 에피 공정을 수행하였으며, 그림 8에 나온 것과 같이 항복전압의 향상을 위해 메탈 끝단의 GaN Etching 경사각을 이용하는 Bevel angle etching 방법과 Field-plate 기술이 적용되었다. 그림 9는 ETRI의 2인치 수직형 GaN PiN 다이오드의 소자결과로 1kV급의 항복전압과 ~nA급의 누설전류를 나타낸다. PiN 다이오드는 높은 항복전압에도 불구하고 턴-온 전압이 SBD에 비해 상대적으로 높다는 단점을 가지고 있다. 미쓰비시사는 그림 10에서처럼 PiN 다이오드의 단점을 극복하기 위해 GaN 단결정 기판 위에 PiN 구조와 쇼트키 구조를 동시에 갖는 수직형 MPS(Merged PiN) 다이오드를 발표하였다[17]. MPS 다이오드의 특징인 SBD의 낮은 턴-온 전압과 PiN 다이오드의 높은 항복전압 특징을 가지는 구조로 ~1.5V의 턴-온 전압과 2kV 이상의 항복전압 특성을 보여주었다[17]. 수직형 GaN 다이오드의 주요 결과를 표 3에 정리하였다.

그림 6

수직형 GaN PiN 다이오드의 소자 공정 순서

그림 7

ETRI 2인치 1kV급 GaN 수직형 PiN 다이오드 기판과 TO 패키징

그림 8

Bevel-Angle이 적용된 GaN 수직형 구조

그림 9

1kV급 ETRI 수직형 GaN PiN 다이오드 패키징 및 항복전압

그림 10

수직형 GaN Merged PiN(MPS) 다이오드 구조

CAVET 전력반도체는 게이트와 소스 전극이 있는 AlGaN/GaN 영역의 상부층, CBL(Current Blocking Layer)을 포함하고 있는 N- 드리프트 영역, 그리고 드레인 전극이 있는 하부 N+ 영역으로 나뉜다. 그림 11은 CAVET 소자구조이다. HEMT 구조와 비슷하게 AlGaN/GaN 사이에 2DEG 채널 층이 형성되며, CBL 사이의 전류 조리개(Current Aperture)를 통해 전류가 흐르게 되며, 항복전압은 드리프트 영역에서 결정된다. 누설전류를 줄이기 위해 HEMT와 마찬가지로 표면 패시베이션 공정이 중요하며, 전류 조리개로만 전류의 흐름을 만들기 위해 CBL의 디자인 또한 중요한 요소이다. CBL은 SiN, SiO₂ 등의 유전체(Dielectric) 등을 사용하거나, 이온주입(Ion Implantation) 공정, P+GaN 에피 재성장 공정 등을 이용하여 정의하기도 한다[20,21]. 미국의 UCSB Misha 교수팀은 3μm 두께와 2 × 10¹⁶cm^-3 도피농도의 드리프트 영역에 Mg 이온주입을 통해 CBL 영역을 정의하고, AlGaN/GaN 영역을 400℃의 낮은 온도에서 재성장한 CAVET 구조를 발표하였다[20]. 1 × 10¹⁵cm^-2 dose의 Mg 이온이 GaN 쪽으로 이동하는 것을 막기 위해 저온의 MBE 공정을 시행하여 250V, 2.2mΩcm² 온-저항의 값을 보여주었다[20].

그림 11

수직형 GaN CAVET 소자와 수직형 GaN JFET 소자구조

GaN CAVET 소자의 경우 높은 항복전압과 낮은 온-저항값에도 불구하고, normally-off 구동이 쉽지 않기 때문에 후속으로 Si나 SiC와 유사한 JFET 소자 연구가 발표되었다[22,23]. 소자의 구동은 그림 11과 같이 N+GaN 소스 전극에서 기판 아래의 드레인 전극으로 전류가 형성되고, p-GaN 위의 게이트에 의해 전류가 조절되는 구조이다. CAVET 소자의 경우 CBL에서 전류의 조리개 역할을 하지만 JFET은 게이트가 0V가 인가되었을 때 공핍(Depletion)이 되어 드레인으로부터 소스로 전류가 흐르지 않는 Normally-off 소자 구동이 가능하다. 미국의 Nexgenpower systems社에서 항복전압이 ~1,200V, 온-저항값이 4.9mΩ.cm²인 수직형 GaN JFET 결과를 발표하여 상용화를 준비 중이다[23].

수직형 GaN Trench FET(Field-effect Transistor)는 Si, SiC 소자에서 주로 사용하는 MOSFET(Metal-oxide FET)의 소자에서 Gate Trench를 이용한 구조이다. 평탄형 소자(Planar Device)에 비해 Trench FET는 cell area가 작아서 더 많은 cell이 위치할 수 있기 때문에 온-저항값이 작은 장점이 있다. 그림 12와 같이 수직형 GaN Trench FET의 경우 N+단결정 기판 위에 N-드리프트 레이어, p-GaN, N+GaN 레이어로 구성이 된다. Trench를 p-GaN 아래까지 식각(Etching)하고 게이트 유전체와 게이트 전극을 p-GaN까지 식각된 측벽(Side Wall)에 형성한다. 게이트에 충분한 양의 전압이 인가되었을 때 게이트 유전체와 측벽의 p- GaN 사이에 전자의 반전(Inversion)이 생성되어, N+소스로부터 측벽의 반전된 p-GaN과 N-드리프트 레이어를 지나 N+드레인 쪽으로 전자가 이동하게 된다. 소자의 턴-온 전압의 경우 p-GaN 도핑의 영향을 받으며, 드리프트 레이어의 도핑과 두께가 항복전압에 영향을 미치게 된다. 에피성장 된 초기 상태보다 식각 후 표면이 거칠어서 측벽 표면의 식각 거칠기 제어와 식각 후 측벽을 얼마나 매끄럽게 복구할 수 있을지가 측벽과 게이트 인슐레이터 사이에 존재하는 트랩값의 차이를 만들어서 소자의 성능에 영향을 미친다[24,25]. 일본의 Toyoda Gosei社에서 15μm 두께와 8 × 10¹⁵cm^-3 도핑 농도의 N-드리프트 영역, 4 × 10¹⁸cm^-3 Mg 도핑의 p-GaN에 항복전압 향상을 위해 FP(Field-plate)를 적용한 1,600V, 12.1mΩcm² 온-저항의 값을 보여 준 Trench FET를 발표하였다[24].

그림 12

수직형 GaN Trench FET 구조

수직형 GaN FinFET 소자는 GaN의 에피 재성장 혹은 p-GaN이 없이 FET 소자가 가능하다는 장점이 있다. 그림 13처럼 전류가 Fin 모양의 n-GaN 채널을 통해 조절되는 원리를 이용한다[26,27]. 얇은 Fin 모양의 n-GaN 채널에서 게이트 메탈과 GaN 사이의 일함수(Work Function) 차이로 게이트전극에 0V가 인가되면 전자의 반전이 되어 전류가 차단된다. 수직형 GaN FinFET의 경우 N+단결정 기판 위에 N-드리프트 레이어, N+소스 레이어, 그리고 N-드리프트 레이어의 Fin 모양의 N-채널로 구성이 된다. MIT Palacios 교수팀은 9.5μm 두께와 4 × 10¹⁵cm^-3 도핑 농도의 드리프트 영역, 0.3μm 두께와 2 × 10¹⁹cm^-3 도핑 농도의 N+소스 영역의 기판에 ~1μm 높이의 수직형 GaN FinFET 구조를 통해 1,200V, 2.1mΩcm² 온-저항의 값을 보여주었다[27]. 수직형 GaN FET의 주요 결과를 표 4에 정리하였다.

그림 13

수직형 GaN FinFET 구조